Motorola (Börse Frankfurt: MTL) hat die nächste Generation seiner Intelligent-Packet-Transport-Platform-Systeme der PXP-Serie vorgestellt. Das neue System basiert auf einer Karte mit C-Port C-5 Netzwerkprozessor und richtet sich an Telekom-OEMs, die Anwendungen wie Media Gateways, Systeme zur Leitungsbündelung, Virtual Private Networks und Voice-over-IP entwicklen.
Das Ressource-Board verfügt über eine offene Architektur, die verschiedene Dienste unterstützt, und bietet Anschlüsse an unterschiedliche I/O (Input/Output)-Quellen. Nach Herstellerangaben liefert das System eine bis zu zehnmal höhere Leistung und Paketverarbeitungsdichte als bisherige PXP-Plattformen. So sollen die Boards, die in PXP-Plattformen im vierten Quartal 2001 verfügbar sein werden, durch die neue CPU den Durchsatz der bestehenden PXP-Architektur auf 132 GBit/s erhöhen. Dies ist mehr als das Vierfache der Kapazität wie sie derzeit von Gremien zur Festlegung offener Industriestandards geplant wird.
Der C-5 schafft die Voraussetzungen dafür, dass eine Plattform für verschiedene Schnittstellen und Protokolle gleichzeitig genutzt werden kann. Dies ermöglicht eine bis zu zehnmal höhere Paketverarbeitungsdichte in der PXP-Plattform und die Bedienung von über 50.000 Nutzer pro Systemeinschub.
Ein typisches H.110-System schafft laut Motorola nur 1000 bis 2000 Nutzer. Der geplante PICMG (PCI Industrie Card Manufactureres Group) 2.16-Standard sieht zwischen 5000 und 10.000 Anwender vor.
Die Netzwerk-CPU wird bei Markteinführung eine Software-optimierte Architektur besitzen, mit der Netzwerk-OEMs die Layers zwei bis sieben des OSI (Open Systems Interconnection)-Referenz-Modells über APIs (Application Programming Interfaces) in Hochsprachen programmieren können.
Die Hochsprachen-Programmierung erlaubt laut Motorola eine deutliche Verkürzung der Entwicklungszeiten und gewährleistet die Software-Kompatibilität und Skalierbarkeit. Intern bieten die 16-Kanal-RISC (Reduced Instruction Set Code)-Prozessor-Kerne des C-5s über 3000 MIPS (Million Instructions Per Second) Rechenleistung. Dedizierte Coprozessoren übernehmen Funktionen wie Fabric-Anschluss, Referenztabellen-Abfrage, Warteschlangen- und Buffermanagement sowie Überwachung. Diese Komponenten sind über interne 60-GBit/s-Busse miteinander verknüpft und bieten extern 2,5 GBit/s Bandbreite in jede Richtung.
Extern unterstützt der Netzwerkprozessor die Port-Protokolle 10/100/1000 MBit/s Ethernet, OC-8/12/48, Fibre Channel und T1/E1/T3/E3 sowie die Switch-Fabric-Schnittstellen CSIX und UTOPIA. In Verbindung mit diesen physikalischen Interfaces soll sich der Chip zur Implementierung hoch intelligenter und leistungsfähiger Mixed Media/Multiport-Switches, -Multiplexer und Konzentratoren eignen.
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