Intel stellt HPC-Roadmap vor

Künftige Produkte werden auf der Architektur Many Intergrated Core (MIC) basieren. Sie soll Billionen Rechenoperationen pro Sekunde ermöglichen. Die Fertigung erfolgt im 22-Nanometer-Verfahren.

von Björn Greif und Lutz Pößneck am 1. Juni 2010 , 14:38 Uhr

Intel hat auf der International Supercomputing Conference (ISC) in Hamburg seinen Entwicklungsplan für den Bereich High Performance Computing (HPC) präsentiert. Die künftigen Produkte basieren auf der Architektur „Many Integrated Core“ (MIC), die Billionen Rechenoperationen pro Sekunde ermöglicht.

Erste Modelle mit dem Codenamen Knights Corner fertigt Intel im 22-Nanometer-Verfahren. Sie skalieren dutzende Kerne auf einem Chip. Während die überwiegende Mehrheit der Berechnungen weiterhin auf den Intel-Xeon-Prozessoren durchgeführt wird, eröffnet die MIC-Architektur zusätzliche Möglichkeiten für hoch parallelisierte Anwendungen.

Industriedesign und Entwicklungskits mit dem Codenamen Knights Ferry verschickt Intel schon an ausgewählte Entwickler. Im Lauf der zweiten Jahreshälfte wird das Programm ausgeweitet, um weitere Entwicklungstools für die MIC-Architektur bereitzustellen.

Gängige Softwarewerkzeuge und Optimierungstechniken für die Xeon-Prozessoren sind auf die MIC-Architektur anwendbar und werden unterschiedliche Programmiermodelle unterstützen. Die Produkte sind aus dem Larrabee-Programm und anderen Many-Core-Forschungen wie dem Single Chip Cloud Computer abgeleitet.

Nvidia bedient den Markt für Multicore-Chips mit seinen Tesla-Produkten. Sie basieren auf der Grafikprozessor-Architektur CUDA. Auch IBM will die Technologie einsetzen und hat vor kurzem einen ersten hybriden Hochleistungscomputer gezeigt, der von Intel-Xeon-CPUs und Nvidias Tesla-GPUs angetrieben wird.

Im Dezember 2009 hatte Intel einen vollständig programmierbaren Prozessor mit 48 Kernen vorgestellt, den das Unternehmen als „Single-Chip Cloud Computer“ (SCC) bezeichnet. Er ist als reine Forschungs-CPU geplant. Im Rahmen des Projekts soll vor allem Software entwickelt werden, die 48 Cores optimal ausnutzen kann und möglichst wenig Leistungsverlust durch die Koordinierung aufweist. Der SCC soll im späten zweiten Quartal dieses Jahres an ausgewählte Forschungsinstitute ausgeliefert werden.